von Benjamin Gründken – –
Folien aus dem Dunst von OEMs hätten vielversprechende Details über die nächste Generation von Epyc-Prozessoren enthüllt, die wie der Ryzen 4000/5000 auf der Zen 3-Architektur basieren. Die Leistung einzelner Laufflächen wird voraussichtlich um 20% steigen. Der L3-Cache, der jetzt von acht Kernen gemeinsam genutzt wird, hat eine Größe von 32 MiByte.

Gerüchten zufolge handelt es sich erneut um eine unerschöpfliche Quelle verdächtiger Informationen. Hardwareluxx-Kollegen Jetzt möchte ich vielversprechende Details über die nächste Generation von Epyc erhalten haben. Insbesondere handelt es sich um Umweltfilme eines OEM, die sich mit dem Nachfolger von Rom, Mailand, befassen. Das Thema sollte auch von PC-Spielern, die ein höheres Level erreichen möchten, etwas gefördert werden, da sowohl Milan als auch Ryzen 4000 – das auch als Ryzen 5000 bezeichnet werden kann – auf der Zen-Architektur basieren. 3. Die Leistung eines einzelnen Profils wird beispielsweise voraussichtlich um bis zu 20% steigen, was auf signifikante architektonische Verbesserungen hindeutet.

Die sogenannten Folien benennen unterschiedliche Größen. Die IPC-Leistung (Instructions Per Cycle / Clock) wird bei voller Auslastung voraussichtlich um 15% steigen. Die Gesamtleistungssteigerung für Epyc-Prozessoren mit bis zu 32 Kernen gegenüber dem Zen-2-basierten Vorgänger beträgt 20%. Der gleiche Vorteil wird für die Leistung mit einem Thread angegeben. Der Leistungssprung bei Epyc-Prozessoren mit bis zu 64 Kernen ist nicht so hoch, wobei AMD je nach Folie eine Steigerung von 10-15% behauptet. Diese Tatsache legt nahe, dass es möglich war, die Uhrschraube mit den kleineren Mailänder Chips in einem nicht unerheblichen Ausmaß zu drehen. Bei größeren Prozessoren scheint es jedoch keine oder nur geringfügige Änderungen der Frequenzen zu geben. Es sollte nicht völlig absurd sein, anzunehmen, dass Ersteres auch für die kommende Ryzen-Generation gilt.

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Von CCD, Zen-4-Genoa, gemeinsam genutzter L3-Cache mit mehr als 64 Kernen

Es ist kein Geheimnis, dass TSMC weiterhin 7 Nanometer herstellt, bis zu 64 Kerne bietet und erneut DDR4 und PCI-Express 4.0 unterstützt. Nach den bisher zur Verfügung gestellten Informationen wird sich AMD auch nicht von der Chiplettstruktur trennen, sondern von der aktuellen Abteilung. Ein Core Compute Die (CCD) mit acht Kernen besteht derzeit aus zwei CCX-Clustern mit jeweils 16 MiByte L3-Caches. Laut den Folien verfügt ein CCD jetzt über einen gemeinsam genutzten Cache von 32 MiByte L3s. CCX-Cluster scheinen zumindest in ihrer vorherigen Form nicht mehr zu existieren. Der gemeinsam genutzte CCD-Cache sollte mit geringeren Latenzen einhergehen – was sich positiv auf die Leistung auswirken sollte, insbesondere in Spielen, in denen Sie immer hinter Intel zurückbleiben. Wie Kollegen berichten, hat AMD sogar im Oktober mehr als 32 MiBs ins Spiel gebracht. Aber dann scheint es 32 MiByte pro CCD nicht überschritten zu haben.

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Ebenfalls spannend: Der zukünftige Nachfolger von Mailand Genua (Zen 4) in 5 Nanometern bietet eine Roadmap für mehr als 64 Kerne. Es bleibt jedoch bei SMT2, dh zwei Threads pro Kern. Die Anzahl der vorhandenen Rechenkerne kann jedoch nicht im Kalender gefunden werden. Der Wechsel von der SP3-Plattform zur SP5-Plattform umfasst auch TDP-Klassen von 120 bis 240 Watt nach 225 Watt für aktuelle Epyc-Prozessoren – obwohl es bereits spezielle Modelle gibt, die mehr Leistung verbrauchen. Energie stecken. DDR5, Persistent Memory Support (NVDIMM-P) und PCI-Express 5.0 werden ebenfalls erwähnt.

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Jene: Hardwareluxx

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